首页 台积电5nm技能论文频曝光,晶体管密度有望提至7nm的两倍吗?

台积电5nm技能论文频曝光,晶体管密度有望提至7nm的两倍吗?

在曩昔的二十年中,台积电一向沿着“摩尔定律”的方向稳健地进行着自己的打破:5年前,台积电初次运用“FinFet”技能制作半导体器材,带领咱们走进16nm节点;两年之后,台积电打破10nm,在2017年…

在曩昔的二十年中,台积电一向沿着 “摩尔定律” 的方向稳健地进行着自己的打破:5 年前,台积电初次运用 “FinFet” 技能制作半导体器材,带领咱们走进 16nm 节点;两年之后,台积电打破 10nm,在 2017 年头完结了量产,并成功运用于苹果的 A11 处理器,这给台积电带来了巨大的收益;一年之后,打破 7nm 量产,跻身当今最为先进的半导体制程技能队伍。

就在上一年 3 月份,台积电敞开了关于 “5nm” 节点的冲击,进入到最后试产阶段的危险出产,并计划在本年第二季度四月至五月完结研制,但遭到 “COVID-19” 疫情的影响,完结的时刻或许会往后顺延一段时刻。

尽管台积电并没有将 5nm 节点悉数技能揭露,当然也不可能悉数揭露,可是台积电近期在各大会议期刊上发布了许多论文,其间包含“Arm Techcon 2019”、第 65 届 IEEE IEDM 会议、以及 ISSCC 2020 等,本文的评论只是依据这些现已揭露的文献来做解读 。

依据估测,5nm 技能将能在芯片中完结 171.3MTr/ mm? 的晶体管密度,比较之前 7nm 的 91.20 MTr/ mm?,是差不多两倍的联系。而在 IEDM 会议上,台积电陈述中指出 5nm 节点技能将会完结 7nm 节点 1.84 倍的晶体管密度。

从大方向上来说,5nm 节点技能的方针是高密度高功能 “FinFet” 半导体制程工艺,并将广泛运用于手机 SoC 芯片以及高功能计算机群的运用,正好符合现在炽热的 5G、人工智能等技能的开展。

高通美国副总裁 Geoffrey Yeap 博士在第 65 届 IEEE IEDM 会议上也指出,一个典型的手机 SoC 芯片上承载的晶体管 60% 来自逻辑电路,30% 来自 SRAM 存储模块,剩余 10% 来自模仿接口,5nm 技能将可以减小 35%-40% 的芯片巨细。

从器材功率和功能视点来看,5nm 技能下的半导体器材在平等功率下将比之前进步 15% 的速度,或者说可以在 70% 的功率下到达相同的速度。别的,关于 7nm 中选用的超低阈值电压技能,5nm 将选用极低阈值电压技能,能有用削减器材的待机功率,然后减小器材的能耗,也使得 5nm 器材可以完结 15%~25% 的速度进步。

图丨 EUV 极紫外技能的运用

因为晶体管的尺度变小了,所以用于光刻工艺的光刻光源技能就要晋级,依据所运用的光源的改善,光刻机阅历了 5 代产品的开展,每次光源的改善都明显进步了光刻机所能完结的最小工艺节点。

开端的两代光刻机选用汞灯发生的 436nm“g-line”和 365nm“i-line”作为光刻光源,可以满意 0.8-0.35 微米制程芯片的出产。然后出现了 248nm 的 KrF准分子激光作为光源,将最小工艺节点进步至 350-180nm 水平。

台积电在 7nm 和 7+nm 工艺选用的是深紫外工艺,波长为 193nm,运用的是第四代光刻机,是现在运用最广的光刻机,也是最具有代表性的一代光刻机。而在 5nm 节点,台积电将选用极紫外工艺,波长为 13.5nm,这也是台积电初次运用该技能。尽管台积电曾在 7+nm 工艺中测验选用 EUV 工艺,可是 EUV 工艺与之前节点选用的半导体技能都不兼容,使得 7+nm 成为一个“孤儿”。可是,5nm 工艺作为 7nm 工艺的搬迁,有更充沛的预备可以运用 EUV 技能。

另一个佐证则是,在 IEDM 的陈述中,台积电宣告此次运用于光刻工艺的掩膜将为 81 块左右,较前次节点的少。其间掩膜则是光刻技能中的重要东西,其效果类似于“滤镜”,适宜运用掩膜可以在晶圆片上制作出各式各样的图画,这也是制作芯片的重要进程。

回忆台积电工艺更新的进程,其间选用的掩膜数量出现上升的趋势:从 14/16nm 的 60 块到 10nm 的 78 块,再到 7nm 的 87 块。这是非常合理的,咱们要在相同巨细的芯片上制作出更多的晶体管,相当于要在相同巨细的木板上刻出愈加杂乱的斑纹,就要多加一些掩膜来进行雕琢。可是,咱们将光源换掉,也便是找了一把更细的刀子,雕琢杂乱的斑纹就要愈加简略了。

图丨高搬迁率通道

为了进步驱动电流,台积电在 5nm 工艺中加入了高搬迁率通道技能。

尽管台积电尽心竭力地在各种陈述中逃避关于此项技能细节的介绍,可是该技能应当在 5nm 工艺的菜单中。这是一种经过进步载流子搬迁率来进步正向电流的半导体技能,例如咱们就信任台积电就会选用 SiGe 通道来增大 pMOS 器材的电流,并将带来 18% 的功能进步。

就前几个工艺节点来看,台积电的执行力仍是众所周知的。

从 16nm 工艺开端,开发周期一个比一个短,其间 7nm 工艺的开发是最快的。咱们不是半途 ASML 的光刻机没有准时革除以及本次遭到 “COVID-19” 疫情的影响,5nm 工艺的开发进程也一度被以为会逾越 7nm。一旦完结,5nm 工艺将给咱们带来集成度更高的芯片,台积电也能逾越三星和 Intel 成为首要量产 5nm 的半导体制程公司。

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